Udostępnij tę stronę Framework przyspiesza opracowywanie aplikacji systemów finansowych o bardzo niskich opóźnieniach. Od chwili pojawienia się handlu elektronicznego, wyścig o szybkość spowodował zbudowanie najszybszych i najmądrzejszych platform handlowych. Czas reakcji spadł z kilku sekund do milisekund, do mikrosekund. Napęd na czas reakcji mikrosekundy i pod-mikrosekundy jest po prostu niemożliwy przy użyciu tradycyjnego oprogramowania lub prostych architektur sprzętowych, co implikuje zastosowanie technologii FPGA w systemach ultralowalnych opóźnień. W celu zmniejszenia ryzyka związanego z kodowaniem języka opisu sprzętu (HDL) natywnie na karcie ethernetowej FPGA, a także z powodu niszczenia czasu projektowania, AdvancedIO jest pionierem w stosowaniu ram FPGA do komunikacji 10-Gigabit Ethernet (10GE). Zestaw narzędzi ramowych dla rozwoju platformy AdvancedIO expressXG zapewnia infrastrukturę niezbędną do zapewnienia szybkiego wdrażania usług finansowych i umożliwia płynną przenoszenie najnowszej generacji kart FPGA. - dr Rafeh Hulays, wiceprezes działu rozwoju biznesu, AdvancedIO Systems Inc. Dodatkowe informacjeMercury Minervas oparty na platformie systemowej opartej na FPGA przyspiesza, rozszerza się w administrację rządową i wojskową Pierwszy opublikowany 5 marca 2017 r. System Gunslinger HFT 2.0 umożliwia osiągnięcie 750 nanosekundowych zdarzeń - opóźnienia w handlu dzięki zastosowaniu AOE Solarflare z układem FPGA Altera Stratix. Carmel IN. - Mercury Minerva wydała wersję 2.0 swojego systemu Gunslinger HFT 1.0 High Frequency Trading. Opisana jako 25 szybsza nowa wersja działa z opóźnieniem na poziomie 750 nanosekund. Opóźnienie jest mierzone od czasu, gdy na karcie interfejsu sieciowego Solarflare pojawiają się dane o zainteresowaniu rynkowym, dopóki pierwszy bajt zamówienia nie pojawi się na przewodzie. Typowe zdarzenia związane z danymi na rynku (np. Rynkowe wiadomości otwarte) w popularnych kanałach 10 GBS są przesyłane strumieniowo w odstępach co 15 nanosekund. Automatyczne odpowiedzi muszą się zdarzyć w ciągu kilku sekund, aby zmaksymalizować współczynnik wypełnienia strategii. Zamówienia serii 100 lub więcej zamówień na zdarzenie na rynku nie są rzadkie i są w pełni obsługiwane przez oprogramowanie Gunslinger działające w systemie Mercury Minerva Trading. Systemy Mercury-Minervas zapewniają stałą, wysokoczęstotliwościową platformę dla handlu, zgodności i bezpieczeństwa z prostą konfiguracją i minimalną aplikacją. Są zbudowane na częściach COTS (komercyjnych od półki), w tym na obudowie firmy Dell 4U, na płycie PCIe firmy Solarflare Application Offload, na układach FPGA Altera Stratix V, na przyspieszaniu impulsów C do układów FPGA i Altera Quartus. Ta strategia poprawia zwrot z inwestycji w systemy, ponieważ technologie sieciowania i przetwarzania stale się poprawiają. Inne nowe funkcje w Gunslinger HFT 2.0 obejmują: middot Wiele strategii wyzwalania umożliwia użytkownikom podłączenie wielu modułów wykrywania zdarzeń w czasie rozruchu i przełączanie między nimi w razie potrzeby w czasie wykonywania. middot Odświeżanie odczytu wiadomości zostało sprowadzone do zbliżonych prędkości. W przypadku najgorszego odświeżenia szablonu zamówienia FPGA zajmuje tylko 2,3 mikrosekundy, a typowy 560-bajtowy pojedynczy rząd wymaga jedynie 840 nanosekund. Korzystając z wielu sesji handlowych na zmiennych portach, system zapewnia możliwość zachowania szesnastu szablonów zamówień, nawet w przypadku wielu zdarzeń wyzwalających w trakcie pojedynczego bloku wiadomości o rynku. middot OpenOnload Integracja nie wymaga integracji kosztownego i opóźniającego TOE (TCP Offload Engine) w logice FPGA, a także przyspiesza działanie silników handlowych, które nie są rozładowywane do FPGA. Prosta integracja aplikacji zapewnia nowy Gunslinger-API. Interfejs API sprawia, że implementacja FPGA jest przejrzysta dla użytkownika. Ponadto ścisła integracja z OpenOnload minimalizuje potrzebę dostosowywania aplikacji. Jeden klient Beta firmy Gunslinger API potrafił połączyć Gunslingera z istniejącym silnikiem w mniej niż jeden dzień roboczy. W wielu konkurencyjnych rozwiązaniach jest to wieloletnia aktywność. W powiązanych wiadomościach Klienci rządowi rozpoczęli pobieranie próbek tego systemu w celu przeprowadzenia inspekcji pakietów Ethernet o małym opóźnieniu. Okazuje się, że technologia ta odnosi się również do wielu zadań rządowych i rządowych, a także komercyjnych aplikacji do gromadzenia danych. Metamako uruchamia 96-portowy przełącznik warstwy 1 MetaConnect 96 oferuje urządzenia przeznaczone dla rynków finansowych o małym opóźnieniu, o małym obciążeniu 96-portowym. kontynuacja Exegy uruchamia serwis dostawcy danych rynkowych Exegy uruchamia usługi sprzedaży dla bezpośrednich źródeł danych rynkowych z rynków papierów wartościowych, towarów i instrumentów pochodnych w Stanach Zjednoczonych. kontynuował R. J. Firma OBrien Limited wybiera BSO dla łączności R. J. Firma OBrien Limited wybrała pierścień sieciowy o niskiej latencji BSO 10G o podstawowej łączności światowej. Ciąg dalszy tematów związanych z Flash Crash arrest zaprasza na sceptycyzm w przemyśle Mercury-Minerva Systems wydaje GunslingerHFT Impulse C integruje się z programowalną kartą sieciową SolarOfField AOE Popularne pozycje DTCC wzmacniacza Digital Asset przejdź do fazy dwóch testów blockchain Dostawca Blockchain SETL otwiera biuro w Paryżu Startupbootcamp uruchamia program FinTech w Meksyku Wątpliwości związane z połączeniami LSE Deutsche Boerse ITG wdraża rozwiązanie Rachunku Płatności Rynku Inwestycyjnego CQG łączy się z Warszawską Giełdą Papierów Wartościowych w celu sprzedaży kontraktów terminowych Copyright copy Automated Trader Ltd 2017 - Strategie Zgodność z technologiami FPGA - Parallel Perfection FPGA (Field Programmable Gate Array) ale w miarę pogłębiania się danych, które pogłębiają wyścig w handlu zautomatyzowanym, może być pomysłem, który nadszedł wreszcie na rozmowy z Alistairem MacArthurem, Starszym Inżynierem Inżynierii Celoxica, który omawia aktualną technologię FPGA i przedstawia jej możliwości w zakresie zadań, takich jak analizowanie algorytmów c kanały informacyjne. Jak wiele lat to FPGA jako koncepcja technologii Ponad dwadzieścia lat. Oryginalne pojęcie zostało opracowane przez dwóch założycieli firmy Xilinx - Ross Freeman i Bernie Vonderschmitt - około roku 1984. Idea Rossa Freemansa polegała na tym, że zamiast uruchamiać na nim zwykły procesor i oprogramowanie do pisania, można dostosować chipy elektroniczne do konkretnych zadań, programując je bezpośrednio. W efekcie obliczenia programów byłyby implementowane w sprzęcie, a nie w oprogramowaniu. Ogólną nazwą tego typu chipa jest Programowalne Układy Logiczne (PLD), przy czym FPGA są ich podzbiorem. Więc co to właściwie składa chip FPGA? Jest to zasadniczo złożona forma statycznych pamięci o dostępie swobodnym (SRAM - bardzo szybki typ pamięci powszechnie stosowany w pamięci podręcznej na konwencjonalnych procesorach komputerowych). Chociaż nowoczesne FPGA mogą zawierać wiele dodatkowych elementów, trzy główne składniki to rejestry, generatory funkcji (zwane także tabelami przeglądowymi lub LUTS) i zegarem FPGA. Każdy generator funkcji zawiera zestaw bramek logicznych1. Jest to zazwyczaj określone, więc ma cztery wejścia, jedno wyjście i port konfiguracji, przez które skonfigurowane są bramki logiczne. Podstawową koncepcją działania jest to, że każdy generator funkcji może być skonfigurowany do generowania konkretnego wyjścia dla danego zestawu wejść. Można to uznać za tabelę prawdy. Na przykład 4-wejściowy generator funkcji mógł wykonać 2-bitowe dopasowanie binarne. Rejestry są zasadniczo pojedynczymi komórkami pamięci, z których każda może przechowywać jeden bit (albo 0 lub 1) danych. Jednakże, podobnie jak bramki logiczne w generatorze funkcji mogą być konfigurowane przez programistę, rejestry mogą być podobnie agregowane w większe sekcje pamięci, takie jak 8, 32 lub 64 bity. Zegar FPGA steruje liczbą razy na sekundę, że każdy generator funkcji i rejestr może odbierać dane wejściowe i generować dane wyjściowe. Najszybsze FPGA produkowane obecnie są w przedziale od 200 do 400 MHz, więc każdy generator funkcji i rejestr może teoretycznie przetwarzać wejściową wartość między 200m a 400m razy na sekundę. Rodzina chipsów Xilinx Virtex 5 FPGA Wiele standardowych procesorów komputerowych charakteryzuje się znacznie szybszymi zegarami niż to, co oznacza, że korzystanie z FPGA jest znaczące. Ważną różnicą jest to, że pojedynczy konwencjonalny procesor może przetwarzać pojedynczą instrukcję na cykl zegara. Natomiast FPGA może być skonfigurowany jako wiele wirtualnych procesorów zdolnych do pracy równolegle. Niektóre duże FPGA mogą zawierać miliony funkcji generatorów i rejestrów, więc konfiguracja dla prostego zadania przetwarzania, na przykład dopasowanie krótkiego ciągu tekstowego może spowodować, że procesor FPGA przyniesie dziesiątki tysięcy wirtualnych procesorów. Taka konfiguracja szybko przewyższa więc niekorzystną dla zegara liczbę dziesięciu lub piętnastu. Trzeba też pamiętać, że FPGA mogą ominąć wiele innych opóźnień w systemie. Za pomocą konwencjonalnego procesora możesz otrzymywać kanał informacyjny, który przetwarzasz przez gniazdo TCP na chipie Ethernet, ale wtedy musimy przejść przez warstwę MAC, potem chip North Bridge, a następnie na główną magistralę procesora, a następnie przerwać został oznaczony, to wszystkie dane muszą zostać przeniesione do przestrzeni użytkownika. Wszystkie te rzeczy mogą oczywiście zostać wykonane bardzo szybko, ale mimo to jest wiele kroków, aby przejść przez które nie dotyczą FPGA. Dlaczego nie Czy jest to funkcja, jak FPGA są podłączone do systemu, który ma wiele wspólnego z tym, tak. W środowisku produkcyjnym, obejmującym algorytmiczną aktywność handlową, FPGA są najprawdopodobniej znajdowane na kartach PCI lub PCI-X, a karty wyposażone są w układy FPGA z Xilinx i Altera. Nowszą innowacją było umieszczenie układu FPGA na module współbieżnym, który podłącza się bezpośrednio do płyty głównej komputera. (Moduły te są produkowane przez takie firmy jak DRC Computer i mogą być używane tylko na wieloplatformowych płytach głównych AMD, które obsługują technologię HyperTransport). Jeśli FPGA jest zamontowany na karcie PCI, podstawowym problemem będzie szybkość połączenia PCI. Jednak pojawienie się standardu PCI-X - z szybkością transferu do 4,26 GBsec (PCI-X 533) - czyni to znacznie mniej problemu. Ponadto FPGA montowane na karcie PCI mogą być dostarczane bezpośrednio z gniazda Ethernet zamontowanego na tylnym panelu karty, całkowicie pomijając magistralę PCI. Procesory montowane przez procesorowe układy FPGA mają jeszcze szybszy dostęp - w wersji 3.0 specyfikacji HyperTransport, co pozwala na szybkość transferu do 41,6 GB. Dość typową konfiguracją byłoby użycie dwurdzeniowej płyty głównej AMD z konwencjonalnym procesorem CPU zamontowanym w jednym gniazdku i koprocesorem FPGA montowanym w drugim. Dodatkowym atutem tego podejścia jest to, że procesor współbieżny FPGA ma bezpośredni dostęp do głównej pamięci systemowej. W związku z tym podczas testowania algorytmów opartych na wiadomościach, dużych baz danych i dowolnych wyszukiwanych haseł można wczytać bezpośrednio do pamięci głównej i uzyskać dostęp do nich bardzo szybko przez współpracujący procesor FPGA. Procesor DRC FPGA Co to oznacza w praktyce Cóż, jak widzieliśmy z takimi wydarzeniami, jak zapowiedź Dow Jones Newswires o ich wiadomościach i archiwach dla aplikacji algorytmicznych, przetwarzanie tekstu szybko zyskuje na znaczeniu w handlu algorytmicznym. Choć nie możemy jeszcze osiągnąć punktu, w którym modele same wylęgają się z przewodami informacyjnymi, to jednak wiele pracy jest obecnie podejmowanych w celu włączenia przepływu informacji do modeli algorytmicznych. Równowaga FPGA jest idealna do bardzo szybkich analiz tekstowych wymaganych dla tego podejścia, gdzie można sprawdzić wiele kanałów informacyjnych dla ogromnej liczby kombinacji słów kluczowych dotyczących prawdopodobnie tysięcy papierów wartościowych. Postępowanie z tą skalą zadania obliczeniowego przy użyciu konwencjonalnych procesorów komputerowych byłoby stosunkowo nieskuteczne i na pewno wymagałoby wielu procesorów, gdyby miało to nastąpić w odpowiednim czasie. Chociaż dostępność procesorów dwurdzeniowych wyraźnie pomaga, nadal można oczekiwać znacznej inwestycji w sprzęt, aby osiągnąć podobny poziom równoległego wykonania - i większy rachunek za prąd. Do uzyskiwania dostępu do bezczynności można by wykorzystać klastrowanie lub technologię sieciową, co powoduje problemy z przepustowością i synchronizacją komunikacji. Ponadto wymagany byłby dodatkowy centralny serwer w celu załadowania wagi i dystrybucji zadań w innych procesorach. Ostatecznie, jeśli oceniamy wiele wyrażeń regularnych2 (takich jak przetwarzanie wiadomości na potrzeby handlu algorytmicznego), przy użyciu konwencjonalnych procesorów podobne jest użycie raczej niewydajnego młotka udarowego w celu złamania nakrętki. . układ FPGA może być skonfigurowany jako wiele wirtualnych procesorów zdolnych do pracy równolegle. Jak porównywać technologie ze względu na złożoność wyrażeń objętych ewaluacją zwiększa się np. Czy przeszukiwanie kanału informacyjnego dla wielu wyrażeń regularnych powoduje znaczny spadek wydajności w przypadku układów FPGA lub procesorów ogólnego przeznaczenia. Istnieje bardzo znacząca różnica. Ponieważ wzrasta liczba wyrażeń regularnych, konwencjonalna wydajność procesora pogarsza się znacząco w porównaniu z FPGA. Choć precyzyjne liczby zależą oczywiście od indywidualnych okoliczności, to jest to rozsądne przybliżenie, aby stwierdzić, że kiedy ocenia się zaledwie pięćdziesiąt wyrażeń regularnych, konwencjonalny procesor będzie dysponował czasem wykonania ponad 100 razy większym niż porównywalny układ FPGA. Chipa Altera Stratix II GX FPGA Dlaczego więc FPGA osiągnęły tak niewielką penetrację na rynkach finansowych do tej pory? Niedawno FPGA stały się wydajną i niedrogą alternatywą dla surowej mocy procesora. Wraz z nadejściem PCI-X i HyperTransportem udało się pokonać wąskie gardło komunikacyjne, a narzędzia do programowania oprogramowania opartego na technologii C w FPGA dojrzewają, programiści mogą zaprogramować sprzęt w znanym środowisku C. Ponadto myślę, że ludzie często trzymali się tradycyjnych technologii komputerowych z kilku powodów: jednym z głównych powodów jest komfort - ludzie wolą pozostać z technologią, którą znają. Jest postrzegana jako mniej ryzykowna zarówno dla organizacji, jak i dla nich osobiście w kategoriach kariery. Dotyczy to zarówno ról biznesowych, jak i technologii, więc menedżer działów biznesowych próbuje ewangelizować systemy FPGA prawdopodobnie sprosta oporowi działu informatycznego, który może nie zrozumieć technologii iw pewnym sensie czuje się zagrożony. (Jest to jeden z powodów, dla których FPGA nadal są postrzegane jako destrukcyjne technologie). Innym problemem dla wielu osób, które mogłyby być przygotowane do korzystania z FPGA, jest to, że wiele firm świadczących usługi w przestrzeni jest stosunkowo nowe i małe. W związku z tym są postrzegane jako większe ryzyko jako dostawcy - zwłaszcza jeśli chodzi o długowieczne nazwy branżowe sprzedające konwencjonalną technologię. Czy są jakieś znaczące uczestniczki rynku korzystające z układów FPGA Tak - niektórzy uczestnicy angażują się z nami, aby wykorzystać możliwości przetwarzania równoległego FPGA w procesach iteracyjnych, które mogą korzystać z równoległości. Na przykład mamy do czynienia z wieloma dużymi bankami inwestycyjnymi, które wykorzystują FPGA do symulacji Monte Carlo w ramach swoich procesów zarządzania ryzykiem. Zwiększenie wydajności, które jest możliwe przy użyciu układów FPGA dla tego typu problemów, może być znaczne. Na przykład właśnie ukończyliśmy prototypową implementację modelu wyceny opcji dla jednego banku inwestycyjnego, który działa 400 razy szybciej niż w procesorach konwencjonalnych, a także zużywa mniej mniej energii. Jak FPGA wykonać wyszukiwanie tekstowe w ramach modelu algorytm Jak wspomniano wcześniej, każda para wejść do generatora funkcji FPGA może porównywać dwa bity. Kody ASCII dla liter alfabetu składają się z ośmiu bitów - na przykład litera A jest reprezentowana w binarnie jako 01000001. Dlatego też, jako bardzo prosty przykład, jeśli chcesz sprawdzić strumień wiadomości na obecność litery A, musiałby użyć czterech generatorów funkcji (osiem par wejść) podłączonych do innego generatora funkcji. Potrzebne będzie szesnaście rejestrów jednobitowych do buforowania (przechowywania krótkoterminowych) danych przychodzących z kanałów informacyjnych i żądanej wartości wyszukiwania A, którą wprowadziłeś. (Osiem bitów kodu ASCII dla każdej nadchodzącej wiadomości z kanału informacyjnego i osiem dla kodu ASCII dla łańcucha wyszukiwania A). Rysunek 1 jest schematem tego, z rejestrami przedstawionymi w kolorze różowym, generatory funkcji pierwszej fazy na niebiesko i druga generacja funkcji fazowych na zielono. Czarne strzałki i linie reprezentują ścieżkę dostępu dla szukanego łańcucha A, a numery w polach po lewej stronie rejestrów przedstawiają (od góry do dołu) binarny kod ASCII dla A (01000001). Kod binarny ASCII dla każdego bitu każdego znaku w kanale informacyjnym byłby stosowany w tym samym porządku do czerwonych strzałek. Jeśli, jak zilustrowano na rysunku 1, oba te czerwone wejścia do generatora funkcji odpowiadają odpowiednim czarnym wejściom (ciąg bitów wyszukiwania), generator wyemituje sygnał 1 (połączenie wyjściowe jest niebieską linią na RHS generatora) . Wyjście to jest dostarczane do drugiego generatora funkcji fazowych wraz z wyjściem z wszystkich innych generatorów pierwszej fazy. Jeśli wszystkie cztery wejścia do drugiego generatora fazy wynoszą 1, to również wyprowadzi 1 (zielona linia w RHS) wskazując, że literę A znaleziono w strumieniu tekstowym. Jest to oczywiście bardzo banalny przykład, ale podstawowa koncepcja może być skalowana w celu uwzględnienia bardziej złożonych poszukiwań obejmujących wiele słów, które muszą znajdować się w pewnej odległości od siebie. Jeśli ten warunek został spełniony, informacje można następnie przekazać do modelu algorytmicznego, aby wywołać określone działanie, takie jak zawieszenie handlu lub zmiana wielkości plasterków pozycji. Równowaga FPGA jest idealna do bardzo szybkiego przetwarzania tekstowego, wymaganego w sytuacjach, w których przeglądasz wiele kanałów informacyjnych dla ogromnej liczby kombinacji słów kluczowych związanych z być może tysiącami papierów wartościowych. Przedstawiono już niektóre z powodów powolnego wprowadzania systemu FPGA na rynkach finansowych, ale to wydaje się być zbyt dobre, aby mogło być prawdziwe. Czy istnieją znaczne przeszkody w kosztach FPGA? Sprzęt, zwłaszcza jeśli chodzi o koszty przetwarzania na dolara, nie jest szczególnie kosztowny. Na poziomie wejścia, zewnętrzne płyty FPGA podłączone przez USB zaczynają się od około 1000, podczas gdy na szczycie płyty PCI-X opartej na FPGA może kosztować 10 000. Oczywiście w obu przypadkach należałoby uwzględnić koszt stosunkowo niskiego komputera, do którego podłączona będzie płyta FPGA. Jeśli jednak rozważysz, że rozsądnie określone cztery serwery z procesorami Opteron o nazwie handlowej rozpoczynają się od około 9000, względne koszty wciąż sprzyjają FPGA. Nawet w połowie zakresu FPGA, na około 5000, będzie wyświetlać znacznie wyższą wydajność przetwarzania tekstu, o którym rozmawialiśmy niż czterordzeniowy procesorowy serwer. Alternatywa koprocesorów jest również konkurencyjna - na przykład moduły DRC Computers zaczynają się około 4500, ale prawdopodobnie spadną one wraz z upływem czasu (przy wzroście wolumenu) do blisko 3000. Płyta PCI Celoxica HTX FPGA Konstrukcja oprogramowania może być przeszkodą kosztową. Programowalne zestawy narzędzi dla układów FPGA zaczynają się zazwyczaj w przedziale 40-50 000. Choć brzmi to dużo, zazwyczaj są one kupowane przez firmy z branży elektronicznej, takie jak producenci telefonów komórkowych, którzy mogą amortyzować ten koszt w potencjalnie setkach tysięcy jednostek. Podobnie, dla dealera pośredników opracowującego wiele algorytmów dla swoich klientów lub klientów, może to nie stanowić głównej przeszkody, ale dla podmiotów takich jak mniejsze fundusze hedgingowe byłoby. Zaleta dziś polega na tym, że narzędzia do projektowania bazujące na technologii C zmniejszyły czas projektowania sprzętu, a te skuteczności zrównują się bezpośrednio z oszczędnymi godzinami pracy i oszczędnością kosztów projektowych. Do tej pory nikt nie wydaje się rozwijać taniego z półki narzędzi FPGA do wyszukiwania ciągów tekstowych i innych zadań związanych z rozwojem algorytmów i handlu. Większość wysiłków w tym obszarze koncentruje się nadal na przyspieszaniu oprogramowania finansowego dotyczącego modeli ryzyka lub opcji, chociaż powinno się to zmienić, gdy szanse FPGA na procesy w handlu zautomatyzowanym zostaną bardziej docenione. Popularne artykuły DTCC amp Digital Asset przejdą na drugą fazę testu blokowego Chwilowy dostawca SETL otwiera biuro w Paryżu Startupbootcamp uruchamia program FinTech w Meksyku Nowa wątpliwość dotycząca połączenia LSE Deutsche Boerse ITG uruchamia pod klucz rozwiązanie Payment Payment dla CQG CQG łączy się z Warszawską Giełdą Papierów Wartościowych w celu zawarcia transakcji futures Kopiowanie Automated Trader Ltd 2017 - Strategie Zgodność z zasadamiPrzyspieszenie kompresji opartej na FPGA dla systemu handlu walutowego Kim, SJ Lee, S. M. Jang, J. H. Kim, S. D. Lee, S. E. Architektura przyspieszania transakcji w czasie rzeczywistym dla systemu RDBMS. W: Zaawansowane technologie, wbudowane i multimedialne dla komputerowego punktu centralnego, str. 329334 Springer, Holandia (2017) Lee, S. E. Zhang S. Srinivasan, S. Fang, Z. Iyer, R. Newell D. Przyspieszenie mobilnej augmentowanej rzeczywistości na platformie podręcznych. W: IEEE Intl Conf. w sprawie projektowania komputerów (ICCD), str. 419426 (2009) Lee, S. E. Min, K. W. Suh, T. W. Przyśpieszanie histogramów deskryptora zorientowanego gradientu dla pieszych. Komputery i inżynieria elektryczna 39 (4), 10431048 (2017) CrossRef Sukhwani, B. Abali, B. Brezzo, B. Asaad, S. Wysoka przepustowość, bezstratna kompresja danych na FPGA. W: 19. Międzynarodowe Sympozjum IEEE na temat programowalnych komputerów kompatybilnych do potrzeb użytkownika (FCCM), str. 113116 (2017) Guha, R. Al-Dabass, D. Przewidywanie wydajności równoległych obliczeń aplikacji strumieniowych na platformie FPGA. W: 12. Międzynarodowej Konferencji na temat modelowania i symulacji komputerowej (UKSim), str. 579585 (2017) Lyer, R. Sirinivasan, S. Tickoo, O. Fang, Z. LLLikkal, R. Zhang, S. Chadha, V. StillWell, P. Lee, SE Cogniserve: Architektura heterogenicznych serwerów na potrzeby rozpoznawania na dużą skalę. IEEE Micro 3. 2031 (2017) Jang, J. H. Lee, S. M. Kim, S. D. Gwon, O. S. Ko, E. Lee, S. M. Shin, J. W. Lee, S. E. Przyspieszenie systemu handlu forex poprzez kompresję dzienników transakcji. W: 2017 Międzynarodowa Konferencja Projektów SoC (ISOCC), str. 7475 (2017) Abdelfattah, M. Hagiescu, A. Singh, D. Gzip w układzie scalonym: wysoka wydajność bezstratna kompresja danych na fpgach przy użyciu opencl. W: Projekty Międzynarodowych Warsztatów w sprawie OpenCL 2017 amp 2017, nr 4. ACM (2017)
No comments:
Post a Comment